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在 IC 生产流程中，IC 多由专业 IC 设计公司进行方案、设计，像是联发科、高通、Intel 等有名大厂，都自行设计各自的 IC 芯片，供应不同规格、效能的芯片给下贱厂商选择。
由于 IC 是由各厂自行设计，以是 IC 设计十分仰赖工程师的技能，工程师的本色影响着一间企业的代价。
然而，工程师们在设计一颗 IC 芯片时，究竟有那些步骤？设计流程可以大略分成如下。

☞设计第一步，订定目标

在 IC 设计中，最主要的步骤便是规格制订。
这个步骤就像是在设计建筑前，先决定要几间房间、浴室，有什么建筑法规须要遵守，在确定好所有的功能之后在进行设计，这样才不用再花额外的韶光进行后续修正。
IC 设计也须要经由类似的步骤，才能确保设计出来的芯片不会有任何差错。

规格制订的第一步便是确定 IC 的目的、效能为何，对大方向做设定。
接着是察看有哪些协定要符合，像无线网卡的芯片就须要符合 IEEE 802.11 等规範，不然，这芯片将无法和市情上的产品相容，使它无法和其他设备连线。
末了则是确立这颗 IC 的实作方法，将不同功能分配身分歧的单元，并确立不同单元间贯串衔接的方法，如此便完成规格的制订。

设计完规格后，接着便是设计芯片的细节了。
这个步骤就像初步记下建筑的规画，将整体轮廓描述出来，方便后续制图。
在 IC 芯片中，便是利用硬体描述措辞（HDL）将电路描写出来。
常利用的HDL 有 Verilog、VHDL 等，藉由程式码便可轻易地将一颗 IC 地功能表达出来。
接着便是检讨程式功能的精确性并持续修正，直到它知足期望的功能为止。

▲ 32 bits 加法器的 Verilog 范例。

☞有了电脑，事情都变得随意马虎

有了完全规画后，接下来便是画出平面的设计蓝图。
在 IC 设计中，逻辑合成这个步骤便是将确定无误的 HDL code，放入电子设计自动化工具（EDA tool），让电脑将 HDL code 转换成逻辑电路，产生如下的电路图。
之后，反覆的确定此逻辑闸设计图是否符合规格并修正，直到功能精确为止。

▲掌握单元合成后的结果。

末了，将合成完的程式码再放入另一套 EDA tool，进行电路布局与绕线（Place And Route）。
在经由不断的检测后，便会形成如下的电路图。
图中可以看到蓝、红、绿、黄平分歧颜色，每种不同的颜色就代表着一张光罩。
至于光罩究竟要如何利用呢？

▲常用的演算芯片- FFT 芯片，完成电路布局与绕线的结果。

☞层层光罩，叠起一颗芯片

首先，目前已经知道一颗 IC 会产生多张的光罩，这些光罩有高下层的分别，每层有各自的任务。
下图为大略的光罩例子，以积体电路中最基本的元件 CMOS 为範例，CMOS 全名为互补式金属氧化物半导体（Complementary metal–oxide–semiconductor），也便是将 NMOS 和 PMOS 两者做结合，形成 CMOS。
至于什么是金属氧化物半导体（MOS）？这种在芯片中广泛利用的元件比较难解释，一样平常读者也较难弄清，在这裡就不多加细究。

下图中，左边便是经由电路布局与绕线后形成的电路图，在前面已经知道每种颜色便代表一张光罩。
右边则是将每张光罩放开的样子。
制作是，便由底层开始，依循上一篇 IC 芯片的制造中所提的方法，逐层制作，末了便会产生期望的芯片了。

至此，对付 IC 设计该当有初步的理解，整体看来就很清楚 IC 设计是一门非常繁芜的专业，也多亏了电脑赞助软体的成熟，让 IC 设计得以加速。
IC 设计厂十分依赖工程师的聪慧，这裡所述的每个步骤都有其专门的知识，皆可独立成多门专业的课程，像是撰写硬体描述措辞就不纯挚的只须要熟习程式措辞，还须要理解逻辑电路是如何运作、如何将所需的演算法转换成程式、合成软体是如何将程式转换成逻辑闸等问题。

个中紧张半导体设计公司有英特尔、高通、博通、英伟达、美满、赛灵思、Altera、联发科、海思、展讯、复兴微电子、华大、大唐、智芯、敦泰、士兰、中星、格科等。

在半导体的新闻中，总是会提到以尺寸标示的晶圆厂，如 8 寸或是 12 寸晶圆厂，然而，所谓的晶圆到底是什么东西？个中 8 寸指的是什么部分？要产出大尺寸的晶圆制造又有什么难度呢？以下将逐步先容半导体最主要的根本——「晶圆」到底是什么。

晶圆（wafer），是制造各式电脑芯片的根本。
我们可以将芯片制造比拟成用乐高积木盖屋子，藉由一层又一层的堆叠，完本钱身期望的造型（也便是各式芯片）。
然而，如果没有良好的地基，盖出来的屋子就会歪来歪去，不合自己所意，为了做出完美的屋子，便须要一个平稳的基板。
对芯片制造来说，这个基板便是接下来将描述的晶圆。

（Souse：Flickr/Jonathan Stewart CC BY 2.0）

首先，先回忆一下小时候在玩乐高积木时，积木的表面都会有一个一个小小圆型的凸出物，藉由这个布局，我们可将两块积木稳固的叠在一起，且不需利用胶水。
芯片制造，也因此类似这样的办法，将后续添加的原子和基板固定在一起。
因此，我们须要探求表面整洁的基板，以知足后续制造所需的条件。

在固体材料中，有一种分外的晶体构造──单晶（Monocrystalline）。
它具有原子一个接着一个紧密排列在一起的特性，可以形成一个平整的原子表层。
因此，采取单晶做成晶圆，便可以知足以上的需求。
然而，该如何产生这样的材料呢，紧张有二个步骤，分别为纯化以及拉晶，之后便能完成这样的材料。

☞如何制造单晶的晶圆

纯化分成两个阶段，第一步是冶金级纯化，此一过程紧张是加入碳，以氧化还原的办法，将氧化硅转换成 98% 以上纯度的硅。
大部份的金属提炼，像是铁或铜等金属，皆是采取这样的办法得到足够纯度的金属。
但是，98% 对付芯片制造来说依旧不足，仍须要进一步提升。
因此，将再进一步采取西门子制程（Siemens process）作纯化，如此，将得到半导系统编制程所需的高纯度多晶硅。

▲硅柱制造流程（Source： Wikipedia）

接着，便是拉晶的步骤。
首先，将前面所得到的高纯度多晶硅融化，形成液态的硅。
之后，以单晶的硅种（seed）和液体表面打仗，一边旋转一边缓慢的向上拉起。
至于为何必要单晶的硅种，是由于硅原子排列就和人排队一样，会须要排头让后来的人该如何精确的排列，硅种便是主要的排头，让后来的原子知道该如何排队。
末了，待离开液面的硅原子凝固后，排列整洁的单晶硅柱便完成了。

▲单晶硅柱（Souse：Wikipedia）

然而，8寸、12寸又代表什么东西呢？他指的是我们产生的晶柱，长得像铅笔笔桿的部分，表面经由处理并切成薄圆片后的直径。
至于制造大尺寸晶圆又有什么难度呢？如前面所说，晶柱的制作过程就像是在做棉花糖一样，一边旋转一边成型。
有制作过棉花糖的话，该当都知道要做出大而且踏实的棉花糖是相称困难的，而拉晶的过程也是一样，旋转拉起的速率以及温度的掌握都会影响到晶柱的品质。
也因此，尺寸愈大时，拉晶对速率与温度的哀求就更高，因此要做出高品质 12 寸晶圆的难度就比 8 寸晶圆还来得高。

只是，一整条的硅柱并无法做成芯片制造的基板，为了产生一片一片的硅晶圆，接着须要以钻石刀将硅晶柱横向切成圆片，圆片再经由抛光便可形成芯片制造所需的硅晶圆。
经由这么多步骤，芯片基板的制造便大功告成，下一步便是堆叠屋子的步骤，也便是芯片制造。
至于该如何制作芯片呢？

☞层层堆叠打造的芯片

在先容过硅晶圆是什么东西后，同时，也知道制造 IC 芯片就像是用乐高积木盖屋子一样，藉由一层又一层的堆叠，创造自己所期望的造型。
然而，盖屋子有相称多的步骤，IC 制造也是一样，制造 IC 究竟有哪些步骤？本文将姑息 IC 芯片制造的流程做先容。

在开始前，我们要先认识 IC 芯片是什么。
IC，全名积体电路（Integrated Circuit），由它的命名可知它是将设计好的电路，以堆叠的办法组合起来。
藉由这个方法，我们可以减少连接电路时所需耗费的面积。
下图为 IC 电路的 3D 图，从图中可以看出它的构培养像屋子的樑和柱，一层一层堆叠，这也便是为何会将 IC 制造比拟成盖屋子。

▲ IC 芯片的 3D 剖面图。
（Source：Wikipedia）

从上图中 IC 芯片的 3D 剖面图来看，底部深蓝色的部分便是上一篇先容的晶圆，从这张图可以更明确的知道，晶圆基板在芯片中扮演的角色是何等主要。
至于赤色以及土黄色的部分，则是于 IC 制作时要完成的地方。

首先，在这裡可以将赤色的部分比拟成高楼中的一楼大厅。
一楼大厅，是一栋屋子的门户，出入都由这裡，在节制交通下常日会有较多的性能性。
因此，和其他楼层比较，在兴建时会比较繁芜，须要较多的步骤。
在 IC 电路中，这个大厅便是逻辑闸层，它是整颗 IC 中最主要的部分，藉由将多种逻辑闸组合在一起，完成功能完好的 IC 芯片。

黄色的部分，则像是一样平常的楼层。
和一楼比较，不会有太繁芜的布局，而且每层楼在兴建时也不会有太多变革。
这一层的目的，是将赤色部分的逻辑闸相连在一起。
之以是须要这么多层，是由于有太多线路要贯串衔接在一起，在单层无法容纳所有的线路下，就要多叠几层来达成这个目标了。
在这之中，不同层的线路会高下相连以知足接线的需求。

☞分层施工，逐层架构

知道 IC 的布局后，接下来要先容该如何制作。
试想一下，如果要以油漆喷罐做风雅作图时，我们需先割出图形的遮盖板，盖在纸上。
接着再将油漆均匀地喷在纸上，待油漆乾后，再将遮板拿开。
不断的重复这个步骤后，便可完成整洁且繁芜的图形。
制造 IC 便是以类似的办法，藉由遮盖的办法一层一层的堆叠起来。

制作 IC 时，可以大略分成以上 4 种步骤。
虽然实际制造时，制造的步骤会有差异，利用的材料也有所不同，但是大体上皆采取类似的事理。
这个流程和油漆作画有些许不同，IC 制造是先涂料再加做遮盖，油漆作画则是先遮盖再作画。
以下将先容各流程。

金属溅镀：将欲利用的金属材料均匀洒在晶圆片上，形成一薄膜。

涂布光阻：先将光阻材料放在晶圆片上，透过光罩（光罩事理留待下次解释），将光束打在不要的部分上，毁坏光阻材料构造。
接着，再以化学药剂将被毁坏的材料洗去。

蚀刻技能：将没有受光阻保护的硅晶圆，以离子束蚀刻。

光阻去除：利用去光阻液皆剩下的光阻溶解掉，如此便完成一次流程。

末了便会在一整片晶圆上完成很多 IC 芯片，接下来只要将完成的方形 IC 芯片剪下，便可送到封装厂做封装，至于封装厂是什么东西？就要待之后再做解释啰。

▲各种尺寸晶圆的比较。
（Source：Wikipedia）

个中，紧张晶圆代工厂有格罗方德、三星电子、Tower Jazz、Dongbu、美格纳、IBM、富士通、英特尔、海力士、台积电、联电、中芯国际、力晶、华虹、德茂、武汉新芯、华微、华立、力芯

纳米制程是什么？

三星以及台积电在前辈半导系统编制程打得相称火热，彼此都想要在晶圆代工中抢得先机以争取订单，险些成了 14 纳米与 16 纳米之争，然而 14 纳米与 16 纳米这两个数字的究竟意义为何，指的又是哪个部位？而在缩小制程后又将来带来什么好处与难题？以下我们姑息纳米制程做大略的解释。

在开始之前，要先理解纳米究竟是什么意思。
在数学上，纳米是 0.000000001 公尺，但这是个相称差的例子，毕竟我们只看得到小数点后有很多个零，却没有实际的觉得。
如果以指甲厚度做比较的话，或许会比较明显。

用尺规实际丈量的话可以得知指甲的厚度约为 0.0001 公尺（0.1 毫米），也便是说试着把一片指甲的侧面切成 10 万条线，每条线就约等同于 1 纳米，由此可略为想像得到 1 纳米是何等的眇小了。

知道纳米有多小之后，还要理解缩小制程的用意，缩小电晶体的最紧张目的，便是可以在更小的芯片中塞入更多的电晶体，让芯片不会因技能提升而变得更大；其次，可以增加处理器的运算效率；再者，减少体积也可以降落耗电量；末了，芯片体积缩小后，更随意马虎塞入行动装置中，知足未来轻薄化的需求。

再回来探究纳米制程是什么，以 14 纳米为例，其制程是指在芯片中，线最小可以做到 14 纳米的尺寸，下图为传统电晶体的长相，以此作为例子。
缩小电晶体的最紧张目的便是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？左下图中的L 便是我们期望缩小的部分。
藉由缩小闸极长度，电流可以用更短的路径从 Drain 端到 Source 端（有兴趣的话可以利用 Google 以 MOSFET 征采，会有更详细的阐明）。

（Source：www.slideshare.net）

此外，电脑因此 0 和 1 作运算，要如何以电晶体知足这个目的呢？做法便是判断电晶体是否有电流流利。
当在 Gate 端（绿色的方块）做电压供给，电流就会从 Drain 端到 Source 端，如果没有供给电压，电流就不会流动，这样就可以表示 1 和0。
（至于为什么要用 0 和 1 作判断，有兴趣的话可以去查布林代数，我们是利用这个方法作成电脑的）

☞尺寸缩小有其物理限定

不过，制程并不能无限制的缩小，当我们将电晶体缩小到 20 纳米旁边时，就会碰着量子物理中的问题，让电晶体有泄电的征象，抵销缩小 L 时得到的效益。
作为改进办法，便是导入 FinFET（Tri-Gate）这个观点，如右上图。
在 Intel 以前所做的阐明中，可以知道藉由导入这个技能，能减少因物理征象所导致的泄电征象。

（Source：www.slideshare.net）

更主要的是，藉由这个方法可以增加 Gate 端和下层的打仗面积。
在传统的做法中（左上图），打仗面只有一个平面，但是采取 FinFET（Tri-Gate）这个技能后，打仗面将变成立体，可以轻易的增加打仗面积，这样就可以在保持一样的打仗面积下让 Source-Drain 端变得更小，对缩小尺寸有相称大的帮助。

末了，则是为什么会有人说各大厂进入 10 纳米制程将面临相称严厉的寻衅，主因是 1 颗原子的大小大约为 0.1 纳米，在 10 纳米的情形下，一条线只有不到 100 颗原子，在制作上相称困难，而且只要有一个原子的毛病，像是在制作过程中有原子掉出或是有杂质，就会产生不有名的征象，影响产品的良率。

如果无法想像这个难度，可以做个小实验。
在桌上用 100 个小珠子排成一个 10×10 的正方形，并且剪裁一张纸盖在珠子上，接着用小刷子把阁下的的珠子刷掉，末了使他形成一个 10×5 的长方形。
这样就可以知道各大厂所面临到的困境，以及达成这个目标究竟是多么艰巨。

随着三星以及台积电在近期将完成 14 纳米、16 纳米 FinFET 的量产，两者都想争夺 Apple 下一代的iPhone 芯片代工，我们将看到相称精彩的商业竞争，同时也将得到更加省电、轻薄的手机，要感谢摩尔定律所带来的好处呢。

经由漫长的流程，从设计到制造，终于得到一颗 IC 芯片了。
然而一颗芯片相称小且薄，如果不在外施加保护，会被轻易的刮伤破坏。
此外，由于芯片的尺寸眇小，如果不用一个较大尺寸的外壳，将不易以人工安置在电路板上。
因此，本文接下来要针对封装加以描述先容。

目前常见的封装有两种，一种是电动玩具内常见的，玄色长得像蜈蚣的 DIP 封装，另一为购买盒装 CPU 时常见的 BGA 封装。
至于其他的封装法，还有早期 CPU 利用的 PGA（Pin Grid Array；Pin Grid Array）或是 DIP 的改良版 QFP（塑料方形扁平封装）等。
由于有太多种封装法，以下将对 DIP 以及 BGA 封装做先容。

☞传统封装，经久不衰

首先要先容的是双排直立式封装（Dual Inline Package；DIP），从下图可以看到采取此封装的 IC芯片在双排接脚下，看起来会像条玄色蜈蚣，让人印象深刻，此封装法为最早采取的 IC 封装技能，具有本钱低廉的上风，适宜小型且不需接太多线的芯片。
但是，由于大多采取的是塑料，散热效果较差，无法知足现行高速芯片的哀求。
因此，利用此封装的，大多是经久不衰的芯片，如下图中的OP741，或是对运作速率没那么哀求且芯片较小、接孔较少的 IC 芯片。

▲左图的 IC 芯片为 OP741，是常见的电压放大器。
右图为它的剖面图，这个封装因此金线将芯片接到金属接脚（Leadframe）。
（Source ：左图 Wikipedia、右图 Wikipedia）

至于球格阵列（Ball Grid Array，BGA）封装，和 DIP 比较封装体积较小，可轻易的放入体积较小的装置中。
此外，由于接脚位在芯片下方，和 DIP 比较，可容纳更多的金属接脚

相称适宜须要较多接点的芯片。
然而，采取这种封装法本钱较高且连接的方法较繁芜，因此大多用在高单价的产品上。

▲左图为采取 BGA 封装的芯片。
右图为利用覆晶封装的 BGA 示意图。
（Source：左图 Wikipedia）

☞行动装置兴起，新技能跃上舞台

然而，利用以上这些封装法，会耗费掉相称大的体积。
像现在的行动装置、穿着装置等，须要相称多种元件，如果各个元件都独立封装，组合起来将耗费非常大的空间，因此目前有两种方法，可知足缩小体积的哀求，分别为 SoC（System On Chip）以及 SiP（System In Packet）。

在聪慧型手机刚兴起时，在各大财经杂誌上皆可创造 SoC 这个名词，然而 SoC 究竟是什么东西？大略来说，便是将原来不同功能的 IC，整合在一颗芯片中。
藉由这个方法，不单可以缩小体积，还可以缩小不同 IC 间的间隔，提升芯片的打算速率。
至于制作方法，便是在 IC 设计阶段时，将各个不同的 IC 放在一起，再透过先前先容的设计流程，制作成一张光罩。

然而，SoC 并非只有优点，要设计一颗 SoC 须要相称多的技能合营。
IC 芯片各自封装时，各有封装外部保护，且 IC 与 IC 间的间隔较远，比较不会发生交互滋扰的环境。
但是，当将所有 IC 都包装在一起时，便是噩梦的开始。
IC 设计厂要从原来的纯挚设计 IC，变成理解并整合各个功能的 IC，增加工程师的事情量。
此外，也会碰着很多的状况，像是通讯芯片的高频讯号可能会影响其他功能的 IC 等环境。

此外，SoC 还须要得到其他厂商的 IP（intellectual property）授权，才能将别人设计好的元件放到SoC 中。
由于制作 SoC 须要得到整颗 IC 的设计细节，才能做成完全的光罩，这同时也增加了 SoC的设计本钱。
或许会有人质疑何不自己设计一颗就好了呢？由于设计各种 IC 须要大量和该 IC 干系的知识，只有像 Apple 这样多金的企业，才有预算能从各有名企业挖角顶尖工程师，以设计一颗全新的IC，透过互助授权还是比自行研发划算多了。

☞折衷方案，SiP 现身

作为替代方案，SiP 跃上整合芯片的舞台。
和 SoC 不同，它是购买各家的 IC，在末了一次封装这些 IC，如此便少了 IP 授权这一步，大幅减少设计本钱。
此外，由于它们是各自独立的 IC，彼此的滋扰程度大幅低落。

▲ Apple Watch 采取 SiP 技能将全体电脑架构封装成一颗芯片，不单知足期望的效能还缩小体积，让手錶有更多的空间放电池。
（Source：Apple 官网）

采取 SiP 技能的产品，最着名的非 Apple Watch 莫属。
由于 Watch 的内部空间太小，它无法采取传统的技能，SoC 的设计本钱又太高，SiP 成了紧张之选。
藉由 SiP 技能，不单可缩小体积，还可拉近各个 IC 间的间隔，成为可行的折衷方案。
下图便是 Apple Watch 芯片的构造图，可以看到相称多的 IC包含在个中。

▲ Apple Watch 中采取 SiP 封装的 S1 芯片内部配置图。
（Source：chipworks）

完成封装后，便要进入测试的阶段，在这个阶段便要确认封装完的 IC 是否有正常的运作，精确无误之后便可出货给组装厂，做成我们所见的电子产品。
个中紧张的半导体封装与测试企业有安靠、星科金朋、J-devices、Unisem、Nepes、日月光、力成、南茂、颀邦、京元电子、福懋、菱生精密、矽品、长电、优特。