以前不大把稳, Altera 在quartus里还是供应了很多在线调试的方法,
在Quartus II Version 7.2 Handbook Volume 3: Verification中的Section V. In-System Design Debugging里
分5章先容了5种方法:
Quick Design Debugging Using SignalProbe
只是通过增加额外布线将须要不雅观察调试的旗子暗记连接到预先保留或者暂时不该用的I/O接口。
旗子暗记电平会随布线有一定的延时，不适宜于高速、大容量旗子暗记不雅观察调试，也不适宜做板级时序剖析。
它的上风在于不影响原有设计，额外资源花费险些为零，
调试中也不须要保持连接JTAG等其他线缆，
能够最小化编译或是重编译的韶光。
Design Debugging Using the SignalTap II Embedded Logic Analyzer在线逻辑剖析仪很大程度上可以替代昂贵的逻辑剖析仪，为开拓节约本钱；
同时也为调试者省去了原来繁琐的连线事情，而有些板级连接的外部设备很能不雅观察到的旗子暗记都能够被轻松的捕获。
如果对设计进行模块的区域约束，也能够最小化利用在线逻辑剖析仪对设计带来的影响。
在线逻辑剖析仪的采样存储深度和宽度都在一定程度上受制于FPGA器件资源的大小。
利用该办法必须通过JTAG接口，
它的采样频率可以达到200MHz（若器件支持）以上，而不用像外部调试设备一样担心旗子暗记完全性问题。
Logic Analyzer Interface using external logic analyzers逻辑剖析仪接口针对付外部逻辑剖析仪的。
调试者可以设置FPGA器件内部多个旗子暗记映射到一个预先保留或者暂时不该用的I/O接口上，
从而通过较少的I/O接口就能够不雅观察FPGA内部的多组旗子暗记。
In-System Updating of Memory and Constants using In-System Memory Content Editor在线存储内容编辑是针对设计中例化的内嵌存储器内容或常量的调试。
可以通过这种办法在线重写或者读出工程中的内嵌存储器内容或常量。
对付某些运用可以通过在线变动存储器内容后不雅观察相应来验证设计，也可以在不同勉励下在线读取当前存储内容来验证设计。
Design Debugging Using In-System Sources and Probes这种办法是通过例化一个定制的寄存器链到FPGA器件内部。
这些寄存器链通过JTAG接口与Quartus II通信，
它又能够驱动FPGA器件内部的某些输入节点旗子暗记，采样某些输出节点旗子暗记。
这就使得调试者不用借助外部设备就能够给FPGA添加勉励并不雅观察相应。
在这里方便的不雅观察FPGA内的寄存器的变革，乃至是可以实时的不雅观察其变革，
基本上用起来和外部接一个示波器或逻辑剖析仪没有差异了。
用起来相称的方便，只是一个大略例化连接映射，重新编译后就可以利用了。
除了这5种, 还有其余一个利器,那便是
Virtual JTAG