在由 Google AI 卖力人 Jeff Dean 参与撰写的预揭橥论文中，Google Research 的科学家以及谷歌芯片履行与根本架构团队共同公布了一种基于机器学习技能的芯片设计方法，能够借鉴过往履历并随韶光推移而不断改进设计能力，终极打造出更强大、质量更高的芯片方案。他们流传宣传，全体设计流程均匀可在 6 个小时之内完成，韶光周期远远短于常规人工研究的数周之久。
虽然这并不算是什么全新思路，但其真正实现源自今年 3 月谷歌工程师们在最新论文中提出的技能。更主要的是，这也表明处理器芯片上的晶体管排布设计将在很大程度上实现自动化。如果谷歌研究职员提出的这一技能能够公开利用，那么各种资金不敷的初创企业也能够开拓出属于自己的 AI 及其他专用类芯片。此外，全体行业的均匀芯片设计周期也将显著缩减，使得硬件能够更好地适应快速发展的研究需求。
在去年底接管采访时，Dean 阐明道：“基本上，以往的设计流程便是由研究职员利用一系列设计工具完成布局决策。听起来大略，但实际上布局与布线专家们须要利用这些工具进行一次又一次设计迭代。从初步设计，到将布局物理铺设在实体芯片上，到知足芯片项目的尺寸、功率与导线长度限定，再到符合所有协同设计师思路乃至现有制造工艺……这将是一个延续数周的艰辛过程。而现在，我们可以构建起一套机器学习模型，由其学习特定芯片中的布局与布线规则，终极快速天生可行的设计方案。”
随着演习的推进，Ariane 开源处理器的布局办法也在发生改变。左图为从零开始进行的演习策略，右图则为针对该芯片功能的预演习策略。
论文作者们提出的方法，是将逻辑门、存储器等“排线表列”放置在芯片底板上，从而在优化功率、性能与面积（PPA）指标的同时，遵照当前芯片项目对付布局及布线密度的硬性哀求。设计流程的规模范围非常灵巧，从数百万节点到数十亿节点（这些节点将被归类至成千上万个簇内）皆可涵盖。一样平常来说，评估既定指标每每须要数小时到一天的韶光。
研究职员还设计出一套框架，卖力辅导经由强化学习演习的代理优化芯片布局。（强化学习代理通过褒奖摸索出最佳目标实现办法；在芯片设计案例中，代理将不断学习各种放置策略，探索如何实现褒奖最大化。）在排线表列固定的条件下，AI 策略模型会根据当前节点 ID/ 排线表列以及半导系统编制造工艺等成分输出可行的芯片单元排布概率结果，并由估值模型估算当前放置方案的预期收益。
在实践当中，代理会在空芯片上依次放置组件，直到完成排线表列中的所有条款为止。更主要的是，只有代理的波长（与功率及性能干系）负加权总和与拥塞度（受排线密度限定）为负值时才会得到褒奖。为了勾引代理找出须要首先放置的组件，研究职员对组件按大小递减次序进行排序；首先放置较大组件，能够降落后续短缺充足放置空间的问题。
图注：演习数据大小与性能调优
要完成代理演习，研究职员须要创建一套包含 10000 种芯片布局的数据集，个中的输入内容为匹配特定放置哀求的详细状态，标签则为放置褒奖（即导线长度与拥塞度）。为了创建这套数据集，研究职员们首先选择了一种不同的芯片排线表列，而后利用 AI 算法为每种表列天生 2000 种不同的布局。
根据作者们的解释，他们在实验中创造，随着整体框架演习度的不断提升，演习速率开始持续加快并产出质量更高的结果。详细来看，与当前领先的基准水平比较，这项新技能在谷歌张量处理单元（TPU，由谷歌定制设计的 AI 加速器芯片）设计中带来了非常出色的 PPA 指标。
研究职员们总结道，“与当前从零开始为每一款新芯片优化布局设计的方法不同，我们的事情能够利用以往芯片设计履历加快设计速率，并随韶光推移不断强化设计质量。此外，我们的这种新方法也能够直接优化特定指标，例如导线长度、密度与拥塞度等等，这就摆脱了传统方法中硬性定义干系指标近似值的局限。这套新方案不仅极大降落了芯片设计中的本钱掌握难度，同时也帮助我们根据特定芯片的实际需求权衡不同指标的相对主要程度（例如时限优先或者功率上限）。”
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